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    • 专利摘要:
    EinAnalog-Digital-Wandler (ADW) verfügt über N Stufen, die in einemeinzelnen integrierten Schaltkreis realisiert sind und seriell verbunden sind,um eine Pipeline zu bilden. Die erste Stufe der Pipeline empfängt an ihremEingang das analoge Signal, und jede der ersten N-1 Stufen der Pipelineliefert ein analoges Restsignal als Eingangssignal an eine nächstfolgendeStufe der Pipeline. Jede Stufe verfügt über einen Verstärker zumVerstärkenihres Eingangssignals, um eine Abtastspannung zu erzeugen, die ineinem internen Abtastkondensator gespeichert wird, und sie erzeugteinen Ausgangsdatenwert, der den ungefähren Wert der gespeichertenAbtastspannung repräsentiert.Der Wert des von jeder Stufe erzeugten analogen Restsignals repräsentiertdie Differenz zwischen der Spannung, wie sie durch den Ausgangsdatenwertdieser Stufe repräsentiertist, und ihrer Abtastspannung. Die Verstärker der ersten N-M Stufender Pipeline werden mit einer höherenVersorgungsspannung (VDD1) als die Verstärker der letzten M Stufen derPipeline betrieben, um die Abtastspannungen in den ersten N-M Stufenzu maximieren, wodurch der Einfluss thermischen Rauschens auf dieAbtastspannungen in diesen Stufen verringert wird.
    公开号:DE102004005081A1
    申请号:DE200410005081
    申请日:2004-02-02
    公开日:2005-01-13
    发明作者:Chia-Liang Heartland Court Union City Lin
    申请人:Realtek Semiconductor Corp；
    IPC主号:H03M1-08
    专利说明:
    [0001] DieErfindung betrifft Pipeline-Analog/Digital-Wandler (Pipeline-ADWs).
    [0002] Eintypischer Digitalkommunikationswandler codiert eine Datenfolge,um eine Signalverlauf-Datenfolge in ein Analogsignal zu wandelnund es an einen Empfängerzu senden. Ein ADW innerhalb des Empfängers führt eine periodische Digitalisierung desAnalogsignals aus, um eine Signalverlauf-Datenfolge zu erzeugen,die aufeinanderfolgende Spannungspegel des Analogsignals repräsentiert.Dann verarbeiten Digitalsignal-Verarbeitungsschaltungen dieSignalverlauf-Datenfolge, um die ursprüngliche Datenfolge zurückzuerhalten.Bei einem mit hohen Datenraten arbeitenden digitalen Kommunikationssystemmuss der Empfängereinen ADW hoher Auflösungverwenden, der das Analogsignal mit hoher Frequenz abtasten kann.Zum Beispiel benötigteine digitale Teilnehmeranschlussleitung für breitbandigen Zugriff mitsehr hoher Geschwindigkeit (VDSL), die Abwärts-Datenraten bis zu 52 Mbpsbietet, einen ADW, der 12 effektive Auflösungsbits bei einer Abtastratevon 35 MHz bereitstellt.
    [0003] EinPipeline-ADW unter Verwendung einer Abfolge von ADW-Stufen niedrigerAuflösung,um ein Analogsignal mit hoher Auflösung zu digitalisieren, ist für Hochgeschwindigkeitsanwendungenmit hoher Auflösunggut geeignet. Die folgenden, US-Patente beschreiben verschiedenePipeline-ADW-Architekturen: – US-A-6,169,502 , – US-A-6,366,230 und – US-A-6,456,223 .
    [0004] Die 1 veranschaulicht einentypischen Pipeline-ADW aus dem Stand der Technik mit einer Gruppevon N ADW-Stufen 12(1)–12(N)und einer Gruppe von N-1 Schieberegistern 14(1)-14(N-1). Ein zu digitalisierendes Differenz-AnalogsignalA(1) wird als Eingangssignal an die erste Stufe 12(1) gegeben. Aufjede n-te Vorder(oder Rück-)flankeeines Taktsignals (CLOCK) hin tastet jede i-te Stufe 12(i) die Spannungihres analogen Eingangssignals A(i) ab und erzeugt ein B-Bit-Datenwort Xi(n), das mit B-Bit-Auflösung an den Wert der abgetastetenEingangssignalspannung angenähertist. Jede i-te Stufe 12(i) außer derletzten Stufe 12(N) liefert ebenfalls ein analoges Differenz-AusgangsrestsignalA(i+1) als Eingangssignal fürdie nächsteStufe 12(i+1), wobei Folgendes gilt: A(i+1) =2B[A(i) – (VMAX/2B)(xi (n)–2B-1 + 1/2)]wobei VMAX die Spitze-Spitze-Spannungdes vollen Spannungs bereichs des Differenz-Eingangssignals A(i)der Stufe ist. Das Ausgangsrestsignal A(i+1) jeder i-ten Stufe 12(i)ist so proportional zur Fehlerdifferenz zwischen der abgetastetenSpannung ihres Eingangssignals A(i) und dem Spannungspegel, wie erdurch den Ausgangsdatenwert xi (n) repräsentiert ist.
    [0005] ZumBeispiel könnteein Pipeline-ADW, für denB = 2, VMAX = 5 Volt und N = 3 Stufen gelten, ein EingangssignalA(1) im Bereich von –2,5V bis 2,5 V mit einer Auflösungvon BxN = 6 Bits digitalisieren. Bei B = 2 kann jedes i-te Datenwortxi (n) einen beliebigenvon vier 2-Bit-Werten einnehmen, die –1,875, –0,625, 0,625 oder 1,875 Voltrepräsentieren.Demgemäß beträgt, wennA(1) z. B. 0,4 Volt ist, wenn eine Abtastung bei einem n-ten Taktsignalimpulserfolgt, der Ausgangsdatenwert der ersten Stufe: x1 (n) = 10 (binär), was einen Wert von 0,625Volt repräsentiert,der näherungsweisedem tatsächlichen Wertdes Signals A(1) von 0,4 Volt entspricht. Das AusgangsrestsignalA(2) der Stufe 1 ist dann: A(2) = 22[0,4–(5/4)(2–1,5)] =22 [0,4–0,625]= 0,9 Volt
    [0006] Beider (n+1)-ten Flanke des Taktsignals digitalisiert die zweite Stufe12(2) das Signal A(2) von –0,9Volt, um den folgenden Ausgangsdatenwert zu erzeugen: x2(n+1) = 01 (binär), was einem Wert von 0,625Volt, als näherungsweisedem Signal A(2) von –0,9Volt, entspricht. Das analoge Ausgangssignal A(3) der zweiten Stufehat die Stärke: A(3) = 22[–0,9–(5/4)(1–1,5)] =22[–0,9+0,625]= –1,1 Volt
    [0007] Beider (n+2)-ten Flanke des Taktsignals digitalisiert die abschließende Stufe12(3) der Pipeline das Signal A(3) von 1,4 Volt, um den folgendenAusgangsdatenwert zu erzeugen: x3 (n+2) = 01 (binär), was einem gemessenen Wertvon –0,625Volt entspricht.
    [0008] Diefolgenden Stufen 12(1)-12(N) erzeugen ihre Ausgangsdatenwerte x1 (n) – xN (n) mit fortschreitendgrößeren Verzögerungen.Daher verzögerndie Schieberegister 14(1)–14(N-1)die Ausgangsdatenwerte aufeinanderfolgender Stufen dadurch, dasssie die Verzögerungswertefortschreitend so verringern, dass sie gleichzeitig Ausgangsdatenwertex1 (n-N+1) – xN (n) erzeugen, diekombiniert werden können,um ein einzelnes NxB-Bit-Wort AUSGABE zu erzeugen, das den Wertdes Eingangssignals A(1) repräsentiert, dasum N Taktsignalzyklen früherdurch die Stufe 12(1) abgetastet wurde. Im Beispielsfall ist derWert des digitalen Ausgabeworts des ADW der folgende: AUSGABE= {x3 (n),x2 (n–N+2),x1 (n–N+1)}= 100101 (binär)= 37 (dezimal)
    [0009] DerWert des Ausgabeworts, der im Bereich von 0 bis 26 -1liegt, repräsentiertden abgetasteten Wert des Eingangssignals A(1) mit einer Auflösung von6 Bits. Bei diesem Beispiel repräsentiertdas Ausgabewort die folgende Eingangssignalspannung A(1): A(1) = (VMAX/26)×(AUSGABE–25+1/2) = (5/64)5,5 = 0,429 Volt was nahean den tatsächlichen0,4 Volt des ADW-Eingangssignals A(1) liegt, wie es repräsentiert werdenkann, wenn ein Spannungsbereich von –2,5 bis 2,5 Volt und eineAuflösungvon 6 Bits vorgegeben sind.
    [0010] Die 2 veranschaulicht eine beispielhafte Architekturfür dieStufe 12(1) des Pipeline-ADW der 1:Die Stufen 12(2)-12(N-1) sind ähnlich.Ein Verstärker24 verstärktdas Differenzsignal A(1), um eine Abtastspannung A' zu erzeugen. EineAbtast/Halte(S/H)-Schaltung 16 führt bei jeder Vorder- oder Rückflankedes Taktsignals Abtast- und Haltevorgänge am Signal A'(1) aus, und diein der S/H-Schaltung 16 gespeicherte Abtastspannung A'(1) wird an einenB-Bit-ADW 18 geliefert. Der ADW digitalisiert A'(1), um einen B-Bit-Ausgangsdatenwert x1 (n) zu erzeugen.Ein B-Bit-Digital/Analog-Wandler (DAC) 20 wandeltx1 (n) in eine Offsetspannung. VOFF = (VMAX/2B)(x1 (n)–2B–1+1/2).
    [0011] Einanaloger Summationsverstärker 22 versetztA'(1) um VOFF, um das Ausgangsrestsignal A(2) der Differenzstufezu erzeugen.
    [0012] Die 3 zeigt ein Beispiel derabschließendenStufe 12(N) der 1, dieder Stufe 12(1) der 2 mitder Ausnahme ähnlichist, dass der DAC 20 und der Summationsverstärker 22 weggelassen sind.
    [0013] VerschiedeneFaktoren könnendie Genauigkeit des Pipeline-ADWder 1–3 gefährden, z. B.: 1. thermisches Rauschen, 2. Komparatoroffsetfehler innerhalb des ADW 18 jederStufe, 3. Fehler in der Verstärkungdes Verstärkers24 jeder Stufe, 4. Nichtlinearitätdes ADC 18, 5. Nichtlinearitätdes DAC 20, 6. Nichtlinearitätdes Verstärkers24 und 7. unvollständigesEinschwingen des Ausgangsrestsignals A(2).
    [0014] Unterden obigen Fehlerquellen ist nur das thermische Rauschen zufallsbedingtund variiert von Abtastwert zu Abtastwert. Die anderen Fehlerquellen,hauptsächlichFehlanpassungen in Schaltelementen, wie Transistorabmessungen, Widerstands- undKondensatorwerte, sind dahingehend "systematisch", dass sie von Abtastwert zu Abtastwertgleich sind. Es stehen viele Korrektur- und Kalibriertechniken zurVerfügung,um die Genauigkeit von ADWs zum Kompensieren systematischer Fehlerdeutlich zu verbessern. Zum Beispiel ist es möglich, systematische Fehlerdadurch wesentlich zu verringern, dass die Verstärkung und der Offset des Verstärkers 24in einer oder mehreren Stufen eingestellt werden. So ist die Genauigkeitmoderner Pipeline-ADWs typischerweise durch thermisches Rauschenstatt durch systematische Fehler begrenzt.
    [0015] InReaktion auf jede Vorder- oder Rückflanke desTaktsignals hin verbindet die S/H-Schaltung 16 die AbtastspannungA'(1) kurz mit eineminternen Kondensator, so dass der das Signal A'(1) erzeugende Verstärker 24 den Kondensator aufdie aktuelle Signalspannung A'(1)laden kann. Die Kondensatorspannung verbleibt für den Rest des Taktzyklus auf derSpannung des abgetasteten Signals A'(1), damit das Ausgangssignal A(2) unddie Stufe x1 (n) Zeithaben, auf neue Pegel einzuschwingen.
    [0016] DerAbtastkondensator verbleibt während desRests des Taktzyklus tatsächlichnur ungenau auf der Spannung des abgetasteten Signals A'(1), da thermischesRauschen die Tendenz hat, füreine zeitliche Schwankung der Abtastspannung A'(1) zu sorgen. In einem Pipeline-ADW,der korrekt kalibriert ist, um systematische Fehler zu kompensieren,kann die Variation der Abtastspannung A'(1) durch thermisches Rauschen die deutlichsteFehlerquelle in den Ausgangsdaten des ADW sein. Schaltungsdesigner bezeichnendiese Quelle thermischen Rauschens häufig als "kT/C-Rauschen", da die thermische Rauschleistung imSignal A'(1) proprotionalzu kT/C ist, wobei k die Boltzmann-Konstante (1,38×10–23)ist, T die Temperatur der S/H-Schaltung in Kelvin ist und die Cdie Kapazitätdes Abtastkondensators ist.
    [0017] Dadas thermische Rauschen proportional zu kT/C ist, kann die thermischeRauschleistung in jeder ADW-Stufe dadurch gesenkt werden, dass der Wertder AbtastkapazitätC innerhalb der S/H-Schaltung erhöht wird. Jedoch hat das Erhöhen vonC auch unerwünschteEffekte. Wenn die S/H-Schaltung 16 das Signal A'(1) mit hoher Frequenzabtasten soll, muss sie vom Verstärker 24 schnell geladen werden können. Wenndie AbtastkapazitätC erhöhtwird, benötigtder Verstärker24 mehr Zeit zum Laden derselben, wodurch sich die maximale Abtastfrequenzverringert, mit der die S/H-Schaltung arbeiten kann.
    [0018] EineArt zum Kompensieren einer Verringerung der Abtastfrequenz, wassich aus einer Erhöhungder Abtastkapazitätergibt, besteht im Erhöhen derFähigkeitdes Ladeverstärkers24, mehr Ladestrom an die Abtastkapazität zu liefern, damit diese schnellergeladen werden kann. Der Ladeverstärker 24 enthält einenoder mehrere Ausgangstransistoren zum Koppeln des Abtastkondensatorsmit einer Spannungsquelle VDD, wenn ein kurzes Einschalten am Startjedes Taktsignalzyklus erfolgt. Da die Impedanz dieser Transistorendie Stromstärkebegrenzt, kann die Menge des Ladestroms, die der Verstärker 24an den Abtastkondensator liefert, dadurch erhöht werden, das die Anzahl seinerAusgangstransistoren erhöhtwird und/oder die Kanalbreite der Ausgangstransistoren erhöht wird,wodurch die Transistorimpedanz abnimmt. Demgemäß ist es Designern bekannt, dasssie, wenn es erforderlich ist, die Größe des Abtastkondensators injeder Stufe 12(1)-12(N) zu vergrößern, umdie thermische Rauschleistung zu verringern, auch die Anzahl oderdie Kanalbreiten der Ausgangstransistoren im Verstärker 24,der Strom an den Abtastkondensator liefert, erhöhen müssen, um eine Verringerungder maximal zulässigenAbtastfrequenz des ADW zu vermeiden.
    [0019] Wennjedoch die Anzahl und/oder die Kanalbreiten der Transistoren ineiner ADW-Stufe erhöhtwird, werden auf die Flächeeines durch diese Stufe belegten IC-Chips und der Energieverbrauch derStufe erhöht.
    [0020] Dader durch jede Stufe erzeugte Ausgangsdatenwert xi (n) weniger signifikante Bits des Ausgangswortsdes ADW als die davor liegende Stufe aufweist, hat ein Fehler imDigitalsignal jeder Folgestufe geringeren Einfluss auf die Genauigkeitdes Ausgabeworts des ADW als ein Fehler im Ausgangsdatenwert dervorangehenden Stufe. Beispielsweise sei ein Pipeline-ADW mit N =3 Stufen, einer Auflösungvon B = 4 Bits pro Stufe und einer Differenz-Eingangssignalspannungim Bereich von –VMAX/2bis +VMAX/2 Volt betrachtet, wobei das thermische Rauschen in jederStufe ausreichend groß seinkann, um im geringstsignifikanten Bit des Ausgangsdatenwerts derStufe gelegentlich einen Fehler zu verursachen. Da die Auflösung derersten Stufe VMAX/16 ist, kann thermisches Rauschen im Ausgangsdatenwertder ersten Stufe bewirken, dass der Wert des Ausgangsworts des Pipeline-ADWum bis zu VMAX/16 variiert. Da die Auflösung der zweiten Stufe VMAX/256ist, kann der Fehler durch thermisches Rauschen im Ausgangsdatenwert derzweiten Stufe nur noch bewirken, dass das Ausgangswort des Pipeline-ADW ummaximal VMAX/256 variiert. Ein Fehler durch thermisches Rauschenvon 1 Bit im Ausgangsdatenwert der dritten Stufe kann nur noch bewirken,dass das Ausgangswort des Pipeline-ADW um VMAX/4096 variiert. Sokann zwar ein Erhöhender Abtastkapazitätder S/H-Schaltung der ersten Stufe eines Pipeline-ADW den sich austhermischem Rauschen ergebenden Fehler im Ausgangswort des ADW starkverringern, jedoch verringert ein Erhöhen der Abtastkapazität der Folgestufenden Fehler durch thermisches Rauschen um fortschreitend kleinere Werte.
    [0021] Demgemäß verwendenFolgestufen vieler Pipeline-ADWs kleinere Abtastkondensatoren, die Verstärker mitfortschreitend kleinerem Ausgangsstrom erfordern, um sie mit einemLadestrom zu versorgen. Da Verstärker,die kleinere Ladeströmeliefern, weniger Flächeals Verstärkerbenötigen,die größere Ladeströme erzeugenkönnen,belegen Folgestufen derartiger "verjüngter" Pipeline-ADWs fortschreitendkleinere Flächen,wie es in der 4 veranschaulichtist. Sie verbrauchen auch fortschreitend weniger Energie.
    [0022] DieHalbleiterindustrie wurde fürJahrzehnte hauptsächlichdurch zwei Eigenschaften von CMOS(Complementary Metal Oxide Semiconductor)-Bauteilendurch die Technologie fürdiese Bauteile dominiert: kein Energieverlust im statischen Zustandund Skalierbarkeit. Ein Bauteil ohne Energieverlust im statischenZustand verbraucht nur dann Energie, wenn es einen Zustandswechselausführt. Beieiner digitalen Schaltung unter Verwendung einer Synchronlogik tretenZustandsänderungennur am Beginn jedes Taktzyklus auf, und daher weist ein CMOS-ICeine relativ niedrige mittlere Energieverbrauchsrate im Vergleichzu den meisten anderen IC-Typen auf.
    [0023] Die "Skalierbarkeit" von CMOS-Bauteilen betrifftdie Tatsache, dass ihre Schaltung immer kleiner gemacht werden kann,ohne dass sich ihre Grundfunktion ändert. Wenn die Abmessungen(Breite, Längeund Dicke) eines CMOS-Transistors um α % geändert werden und auch die Versorgungsspannung,die Schwellenspannung und die Dotiergrade um α % gesenkt werden, werden derStrom durch die Transistoren und ihre Kapazitäten ebenfalls um α % verringert,da die Eigenschaften des elektrischen Felds innerhalb des Transistorsunverändertbleiben. Die Schaltgeschwindigkeit eines CMOS-Inverters, eines Grundaufbaublockseiner CMOS-Logik, ist proportional zu I/CV, wobei I der Strom ist,C die Kanalkapazitätder den Inverter bildenden Transistoren ist und V die Versorgungsspannungdes Inverters ist. Wenn die Kanalabmessungen und die Dotiergrade dereinen CMOS-Inverter bildenden Transistoren um z. B. 50 % herunterskaliertwerden, werden I, C und V um jeweils 50 % verringert, wobei sichdie Geschwindigkeit des Inverters verdoppelt und er mit der doppeltenFrequenz arbeiten kann. Auch ist der Energieverbrauch des CMOS-Bauteils,der proportional zum Produkt aus dem Strom und der Spannung ist, umden Faktor vier verringert, da der Strom und die Spannung jeweilsum 50 % verringert sind. Demgemäß ist esdurch Herunterskalieren eines CMOS-Bauteils möglich, eine höhere Bauteiledichte undeine höhereGeschwindigkeit zu erzielen, währendwesentlich weniger Energie umgesetzt wird. Im letzten Jahrzehnterfolgte bei der CMOS-Technik eine Herunterskalierung von minimalenKanallängen von0,5 μm auf0,13 μm,was zu einer Senkung der Versorgungsspannung von 5 V auf 1,2 V undzu erhöhtemFunktionsvermögenund gesenkten Kosten führte.
    [0024] Während dasHerunterskalieren von CMOS-Bauteilen hinsichtlich digitaler Schaltkreise vieleVorteile zeigt, könnensich in Bezug auf Analogschaltungen charakteristische Nach teileergeben. Wenn die Versorgungsspannung einer Analogschaltung gesenktwird, um eine Anpassung an die herunterskalierten Transistorabmessungenzu erzielen, wird der maximal zulässige Spannungshub des Analogsignals,den die Schaltung verarbeiten kann, begrenzt, was nachteiligen Einflussauf den Dynamikbereich der Schaltung hat. "Dynamikbereich" ist eine allgemein verwendete Zahlbetreffend die Funktionsfähigkeiteiner Analogschaltung, die das Verhältnis zwischen der höchsten Signalspannung,die die Schaltung handhaben kann, und der kleinsten Signalspannung,die die Schaltung auflösenkann, repräsentiert.Die Versorgungsspannung einer Schaltung begrenzt die höchste Signalspannung,die eine Analogschaltung handhaben kann, und thermisches Rauschenbegrenzt die niedrigste Signalspannung, die dieselbe auflösen kann.Wenn die eine Analogschaltung bildenden Transistoren um α % herunterskaliertwerden, wodurch deren Versorgungsspannung um α % gesenkt wird, wird die Amplitudeder höchstenhandhabbaren Signalspannung um α %gesenkt. Da jedoch das thermische Rauschen unverändert bleibt, verbleibt dieAmplitude der niedrigsten Signalspannung, die die Schaltung auflösen kann,unverändert.Daher ist der Dynamikbereich der Schaltung um α % verringert.
    [0025] Umeine Veringerung des Dynamikbereichs einer Schaltung nach dem Herunterskaliereneines ADW-Pipelinedesigns zu vermeiden, reduzieren Designer diethermische Rauschleistung durch Erhöhen der Abtastkapazität, und dannerhöhensie die Größe und/oderdie Anzahl von Transistoren in den Ladeverstärkern der Stufe, um eine Verringerungder Betriebsfrequenz zu vermeiden. Jedoch sind für Pipeline-ADW-Stufen vergleichbarenDynamikbereichs und vergleichbarer Betriebsfrequenz im Allgemeinen derEnergieverbrauch und die Schaltungsfläche für ADWs kleiner, die durch Transistorenmit größeren Kanallängen, diebei höherenVersorgungsspannungen arbeiten, realisiert sind, als für ADWs,die durch Transistoren realisiert sind, die über kürzere Kanallängen verfügen undbei niedrigeren Versorgungsspannungen arbeiten, da bei niedrigerenSpannungen arbeitende ADWs mehr Transistoren und größere Kondensatorenbenötigen.Demgemäß können zwardurch Herunterskalieren von Transistoren in einer digitalen Schaltungdie Schaltungsflächeund der Energieverbrauch verkleinert werden, jedoch können durchHerunterskalieren von Transistoren in einer analogen Schaltung wieeinem Pipeline-ADW der Energieverbrauch und die Fläche zunehmen,wenn das Funktionsvermögender Schaltung aufrecht zu erhalten ist.
    [0026] Wennein IC wie ein derartiger ADW sowohl analoge als auch digitale Schaltungenenthält,kompensieren die Nachteile des Herunterskalierens der analogen Schaltungendes IC in gewissem Umfang die Vorteile des Herunterskalierens derdigitalen Schaltungen des IC. Eine Vorgehensweise, um das Funktionsvermögen derAnalogschaltung aufrecht zu erhalten, wenn digitale Schaltungenherunterskaliert werden, besteht im Realisieren der analogen unddigitalen Schaltungen in gesonderten ICs, so dass die Analogschaltungennicht mit den digitalen Schaltungen herunterskaliert werden müssen. Jedocherhöht dieseLösungdie Platinengröße, dieGehäusegröße, dieMaterialkosten und die Anzahl der Teile. Da die Vorteile des Herunterskalierensdigitaler Schaltungen derart überwältigendsind und da die Vorteile des Integrierens sowohl digitaler als auchanaloger Schaltungen im selben Chip zwingend sind, werden es Schaltungsdesignerangesichts weiterer erwarteter Verringerung der CMOS-Kanalbreitenals dauernde Herausforderung empfinden, das Funktionsvermögen analogerSchaltung aufrecht zu erhalten.
    [0027] DerErfindung liegt die Aufgabe zugrunde, einen Pipeline-ADW zu schaffen,der besser als bisherige Pipeline-ADWs herunterskaliert werden kann.
    [0028] DieseAufgabe ist durch die Pipeline-ADWs gemäß den beigefügten unabhängigen Ansprüchen 1 und14 gelöst.
    [0029] DieErfindung betrifft einen Pipeline-ADW zum Verarbeiten eines analogenEingangssignals, um eine Folge digitaler Ausgangswörter (AUSGABE) zuerzeugen, die aufeinanderfolgende Werte des Eingangssignals repräsentieren,das auf aufeinanderfolgende Vorder (oder Rück-)flanken eines Taktsignals abgetastetwurde.
    [0030] Dererfindungsgemäße ADW verfügt über eineGruppe von N Stufen, die in Reihe geschaltet sind, um eine Pipelinezu bilden, wobei die erste Stufe der Pipeline das analoge Eingangssignalals Eingangssignal der Stufe empfängt und wobei jede der erstenN-1 Stufen der Pipeline ein analoges Restsignal erzeugt und diesesals Eingangssignal an die nächstfolgendeStufe der Pipeline liefert. Jede Stufe verfügt über einen Verstärker zumVerstärkendes Eingangssignals der Stufe, um eine Abtastspannung zu erzeugen,und sie enthälteine Abtast/Halte-Schaltung zum Laden ihrer Abtastkapazität auf dieAbtastspannung in Reaktion auf jede der aufeinander folgenden Taktsignalflanken.Jede Stufe verfügtauch übereinen DAW niedriger Auflösungzum Erzeugen eines Ausgangsdatenwerts der digitalen Stufe, der einenNäherungswertder Abtastspannung repräsentiert,und eine Schaltung zum Verschieben des analogen Ausgangsrestsignalsder Stufe auf eine Spannung proportional zur Differenz zwischenden Werten der Abtastspannung und dem Ausgangsdatenwert dieser Stufe.Schieberegister verzögernden Ausgangsdatenwert jeder Stufe um eine geeignete Anzahl von Taktzyklen,so dass die Ausgangsdatenwerte aller Stufen kombiniert werden können, umeine Abfolge digitaler Repräsentationenhoher Auflösung für aufeinanderfolgendeAbtastwerte der analogen Eingangssignalspannung zu bilden.
    [0031] AllePipelinestufen sind durch einen einzelnen integrierten Schaltkreisrealisiert, jedoch arbeiten die Ladeverstärker innerhalb der ersten MStufen mit einer höherenVersorgungsspannung als die Ladeverstärker innerhalb der letztenN-M Stufen, und sie verwenden Transistoren mit größeren minimalenKanallängen,die mit einer größeren Versorgungsspannungarbeiten können.Zum Beispiel könntendie Verstärkerin den ersten M Stufen unter Verwendung von CMOS-Transistoren der0,35-μm-Technologierealisiert werden, die bei 3,3 V arbeiten können, während Verstärker der letzten N-M Stufenunter Verwendung von CMOS-Transistoren entweder der 0,13 μm- oder der0,18 μm-Technologierealisiert werden könnten, diebei 1,2 bzw. 1,8 V arbeiten.
    [0032] DiehöherenVersorgungsspannungen der Ladeverstärker der ersten M Stufen ermöglichenes, dass sie die Abtastkapazitätder Stufe übereinen größeren Spannungsbereichladen. Die thermische Rauschleistung einer Stufe ist eine Funktionder Abtastkapazitätder Stufe, und sie ist unabhängigvon der Ladespannung, so dass durch Erhöhen des Bereichs der Ladespannungder Stufe die in der Abtastkapazität der Stufe erzeugte thermischeRauschleistung nicht reduziert wird. Jedoch verringert ein Erhöhen desBereichs der Ladespannung die Effekte eines vorgegebenen Niveausder thermischen Rauschleistung in den Ausgangsdaten dadurch, dassdas thermische Rauschen einen kleineren Prozentsatz der Abtastspannungbildet. So erlaubt es ein Erhöhender Versorgungsspannung in den ersten M Stufen, dass der erhöhte Abtastspannungsbereich dieAuswirkungen des thermischen Rauschens auf die Ausgangsdaten dieserStufen verringert.
    [0033] Obwohldie ersten M Stufen Transistoren mit größeren minimalen Kanallängen verwendenmüssen,um der erhöhtenVersorgungsspannung zu genügen,sind der Gesamtwert der durch jede der ersten M Stufen belegtenIC-Chipflächeund die Energie menge, die sie verbrauchen, kleiner als es erforderlichwäre, wenndie ersten M Stufen dieselben niedrigeren Versorgungsspannungenund Transistoren mit kleinerer Kanallänge wie die letzten N-M Stufenverwenden würden,da mehr Transistoren und größere Kondensatorenerforderlich wären,um dasselben Niveau an Rauschimmunität zu erzielen. Die Ladeverstärker inden letzten N-M Stufen der Pipeline können bei einer niedrigerenVersorgungsspannung arbeiten, da er bevorzugt ist, da die thermische Rauschleistungin diesen Stufen eine geringere Auswirkung auf die Digitalisiergenauigkeithat, in Anbetracht einer Minimierung der Größe der Stufe und ihres EnergieverbrauchsTransistoren mit kleinerer Kanallänge zu verwenden, die bei einerniedrigeren Versorgungsspannung arbeiten.
    [0034] Während einCMOS-IC, der einen erfindungsgemäßen Pipeline-ADW implementiert,zwei verschiedene Versorgungsspannungen und zwei verschiedene Größen derCMOS-Transistortechnologie benötigt,erlauben dies aktuell viele CMOS-Herstellprozesse. Zum Beispielerlauben es IC-Herstellprozesse zum Implementieren von ICs entwedergemäß der 0,13-μm- oder der0,18 μm-CMOS-Technologie,dass dieselben ICs in ihren I/O-Schaltungen auch CMOS-Transistorengemäß der 0,35 μm-Technologieenthalten, die bei höherenVersorgungsspannungen arbeiten, damit die ICs über ihre höheren Spannungssignale mitexternen Schaltungen kommunizieren können. Demgemäß kann,da viele ICs bereits zwei CMOS-Technologien enthalten und zwei verschiedeneVersorgungsspannungen benötigen, dieErfindung realisiert werden, ohne dass irgendwelche Änderungenan aktuell verfügbarenIC-Herstellprozessen erforderlich wären, und ohne dass die Anzahlverschiedener Versorgungsspannungen zu erhöhen wäre, die derartige ICs bereitsbenötigen.
    [0035] DerWert von M, d. h. die Anzahl der Stufen unter Verwendung größerer Transistorenund einer höherenVersorgungsspannung, hängtvon der Designwahl ab, und er wird geeigneterweise so gewählt, dassdie gewichtete Kombination aus dem Gesamtenergieverbrauch und derSchaltungsfläche,wie erforderlich, um füreinen gewünschtenImmunitätsgrad hinsichtlichdes thermischen Rauschens zu sorgen, minimiert wird.
    [0036] DieErfindung wird nachfolgend anhand von durch Figuren veranschaulichtenAusführungsformennäher erläutert.
    [0037] 1 zeigt einen Pipeline-ADWgemäß dem Standder Technik in Blockdiagrammform;
    [0038] 2 zeigt eine einzelne Stufedes bekannten ADW der 1 alsdetaillierteres Blockdiagramm;
    [0039] 3 zeigt die letzte Stufedes bekannten ADW der 1 alsdetaillierteres Blockdiagramm;
    [0040] 4 ist eine vereinfachteDraufsicht eines "verjüngten" Pipeline-ADW gemäß dem Standder Technik;
    [0041] 5 zeigt eine Ausführungsformeines erfindungsgemäßen Pipeline-ADWin Blockdiagrammform;
    [0042] 6 zeigt eine Einzelstufedes erfindungsgemäßen ADWder 5 als detaillierteresBlockdiagramm; und
    [0043] 7 zeigt die letzte Stufedes erfindungsgemäßen ADWder 5 als detaillierteresBlockdiagramm.
    [0044] Diein der 5 dargestellteAusführungsformeines erfindungsgemäßen ADW 20 verfügt über eineAbfolge von N ADW-Stufen 22(1)-22(N) und eine Gruppe von N-1 Schieberegistern24(1)-24(N-1) zum Wandeln eines analogen Differenz-EingangssignalsA(1) in eine Folge digitaler Ausgangswörter AUSGABE, die die Spannungdes Differenzsignals A(1) bei aufeinanderfolgenden Vorder- oderRückflankeneines von einer Taktsignalquelle 23 erzeugten Taktsignals (CLOCK)repräsentieren.Die Stufen 22(1)-22(N) bilden eine Pipeline, bei der das zu digitalisierendeanaloge Eingangssignal A(1) das Eingangssignal der ersten Stufe22(1) bildet und jede i-Stufe 22(i) außer der letzten Stufe 22(N)das analoge Eingangssignal A(i) verarbeitet, um ein analoges RestsignalA(i+1) zu erzeugen, das als Eingangssignal an die nächste Stufegeliefert wird.
    [0045] JedeStufe 22(i) verstärktihr digitales Eingangssignal A(i), um eine Abtastspannung A'(i) zum Laden derinternen Abtastkapazitätbei jeder Flanke des Taktsignals zu erzeugen. Jede Stufe 22(i) erzeugtauch ein B-Bit-Datenwort xi(n), das den Wert der Abtastspannungmit B-Bit-Auflösungannähert, wobeiB eine beliebige ganze Zahl, B>0,ist. Jede i-te Stufe 22(i) außerder letzten Stufe 22(N) liefert ein Differenz-AusgangsrestsignalA(i+1) als Eingangssignal an die folgende Stufe 22(i+1), wobei derWert der folgende ist: A(i+1) = A'(i) – (VMAX/2B) (xi (n) – 2B–1+1/2)wobeiVMAX die maximale Spitze-Spitze-Amplitude der Abtastspannung A'(i) ist. Schaltungeninnerhalb jeder i-ten Stufe stellen den Wert ihrer AusgangsrestspannungA(i+1) so ein, dass die Differenz zwischen dem Wert A'(i) und dem durchdas Datenwort xi (n) repräsentiertenanalogen Spannungspegel repräsentiertist.
    [0046] DieSchieberegister 24(1)-24(N-1) verzögern die digitalen Ausgangsdatender Stufen 22(1)-22(N-1) dadurch sukzessive, dass sie die Verzögerungenfortschreitend so verkürzen,dass sie gleichzeitig einen Satz von Ausgangsdaten x1(n–N+1) – xN (n) erzeugen, derkombiniert wird, um bei aufeinanderfol genden Flanken des Taktsignalsein binäres N*B-Bit-Ausgangswortzu erzeugen, das den Wert des Signals A(1) (und daher VIN) um NTaktsignale früherrepräsentiert: AUSGABE = {xN (n),xN-1 (n-1),..., x2 (n-N+2),x1 (n-N+1)}
    [0047] Die 6 veranschaulicht detaillierterdie Stufe 22(1) des Pipeline-ADW der 5;die Stufen 22(2)-22(M) sind ähnlich.Ein mit VDD1 versorgter VerstärkerverstärktA(1) um einen Faktor 2B, um eine AbtastspannungA'(1) zu erzeugen.Eine Abtast/Halte(S/H)-Schaltung 26 tastet das analogeEingangssignal A(1) bei jeder n-ten Vorder- oder Rückflankedes Taktsignals ab, um eine Abtastspannung A'(1) zu erzeugen, die an einen Summationsverstärker 32 geliefertwird. Ein B-Bit-ADC 28 digitalisiertdie Abtastspannung A'(1)bei jeder Flanke des Taktsignals, um einen B-Bit-Ausgangsdatenwertx1(n) niedriger Auflösungzu erzeugen, der den Wert der Abtastspannung A'(1) repräsentiert. Ein B-Bit-DAC 30 wandelt denWert x1(n) in eine Offsetspannung VOFF – (VMAX/2B)(x1 (n) –2B–1+1/2),die an einen invertierenden Eingang des Summationsverstärker 32 geliefert wird.Der Summationsverstärker 32 versetztA'(1) um VOFF, um das Ausgangsrestsignal A(2) der Differenzstufezu erzeugen.
    [0048] DieStufen 22(M+1) bis 22(N-1) weisen eine ähnliche Topologie wie der Verstärker 12(1)der 12 auf, jedoch werden gemäß der Erfindungihre Eingangsverstärker25 mit einer niedrigeren Versorgungsspannung VDD2 betrieben. DieVerstärkung derEingangsverstärker 20 derStufen 22(M+2) bis 22(N1) beträgtebenfalls 2B, jedoch ist die Verstärkung desEingangsverstärkers 20 derStufe 22(M+1) etwas niedriger als 2B, umfür eineKompensation der Differenz zwischen den Versorgungsspannungen VDD1und VDD2 zu sorgen, die an die zwei Gruppen von Stufen geliefertwerden.
    [0049] DieFig. zeigt ein Beispiel fürdie Endstufe 22(N) der 5,mit einem mit VDD2 versorgten Verstärker 25 und einem B-Bit-ADC 28 zumDigitalisieren von A'(N),um einen Ausgangsdatenwert xN (n) der Stufezu erzeugen.
    [0050] DieherkömmlicheS/H-Schaltung 26 der 6 verfügt über einenAbtastschalter 36 und einen Kondensator 38. DerSchalter 36 verbindet den Ausgang des Verstärkers 25A'(1) bei jederVorder oder Rück-)flankedes Taktsignals mit dem Abtastkondensator 38, damit derVerstärker25 diesen auf die aktuelle Abtastspannung A'(1) laden kann. Der Kondensator 38 hält die abgetasteteSpannung fürden Rest des Taktsignalzyklus, wobei diese Zeit dazu ausreicht,dass das durch den Summationsverstärker 33 erzeugte RestsignalA(2) auf seinen Stationärzustandspegeleinschwingen kann. Obwohl die Abtastspannung A'(1) bis zum nächsten Abtastvorgang nominellauf der Spannung des abgetasteten Signals A(1) verbleibt, sorgtthermisches Rauschen dafür, dassA'(1) zeitlich etwasvariiert. Die thermische Rauschleistung in A'(1) ist proportional zu kT/C, wobeik die Boltzmann-Konstante (1,38×10–23)ist, T die Absoluttemperatur in Kelvin ist und die C die Kapazität des Abtastkondensators 38 ist.Es ist zu beachten, dass die thermische Rauschleistung unabhängig von derSpannung ist, mit der der Abtastkondensator 38 geladenwird.
    [0051] ThermischesRauschen im Abtastkondensator 38 in jeder i-ten Pipelinestufe22(i) kann zu einem Fehler der durch den Kondensator gespeichertenAbtastspannung A'(1)führen,der zeitlich variiert, und dieser Fehler kann sich im durch dienächsteStufe 22(2) erzeugten Datenwert x2(n) widerspiegeln.Da der Ausgangsdatenwert x2(n) der Stufe22(2) signifikantere Bits der Ausgangsdaten des ADW als der vonder Stufe 22(3) erzeugte Ausgangsdatenwert x3(n)bildet, hat ein Fehler in x2(n) durch thermisches Rauschenin der Kapazitätder Stufe 22(1) eine größere Auswirkung(um den Faktor 2B) auf den Wert des ADW-AusgangswortsAUSGABE als ein ähnlicherFehler in x3(n) durch thermisches Rauschenin der Abtastkapazitätder Stufe 22(2). Im Allgemeinen ist der Einfluss eines Fehlers imAusgangsdatenwert xi(n) der i-ten Stufeauf das Ausgangswort AUSGABE eine abnehmende Funktion des Wertsi. So ist es, um die Effekte thermischen Rauschens auf den durch denADW 20 erzeugten Ausgangswert zu begrenzen, wichtiger,Fehler durch thermisches Rauschen in den ersten wenigen (M) Stufender Pipeline als in den letzten N-M Stufen zu begrenzen.
    [0052] Wieoben erörtert,ist es dem Fachmann bekannt, die thermische Rauschleistung in einerStufe eines Pipeline-ADW dadurch zu senken, dass der Wert der Abtastkapazität erhöht wird.Um eine Verringerung der Maximalfrequenz zu vermeiden, mit der eineStufe arbeiten kann, wenn ihre Abtastkapazität zunimmt, ist es dem Fachmannauch bekannt, die Anzahl und/oder die Kanalbreiten von Ausgangstransistorenim Eingangsverstärkerder Stufe zu erhöhen, sodass der Verstärkereinen größeren Ladestromliefern kann, um die großeAbtastkapazitätin dieser Stufe schnell zu laden. Wie es ebenfalls erörtert ist, werdenbei bekannten "verjüngten" Pipeline-ADWs die Abtastkapazität und dieAnzahl oder die Kanalbreiten von Transistoren in den Ladeverstärkern jederStufe fortschreitend mit jeder folgenden Stufe verringert, da thermischesRauschen mit jeder nächstenStufe eine fortschreitend kleinere Auswirkung auf das Ausgangswortdes ADW hat. Es ist nützlich,die Abtastkapazitätund die Anzahl oder die Kanalbreiten von Verstärkertransistoren in den hinterenStufen so klein wie möglichzu halten, um Chipflächeeinzusparen und die Energieumsetzung in diesen Stufen zu beschränken.
    [0053] Einerfindungsgemäßer Pipeline-ADWkann ebenfalls die in jeder folgenden Pipelinestufe verwendete Abtastkapazität des Abtastkondensators 38 verringern,und sie kann ebenfalls verschiedene Anzahlen von Transistoren oderverschiedene Kanalbreiten fürTransistoren in den Ausgangsverstärkern jeder Stufe verwenden,um den Wert der thermischen Rauschleistung in jeder Stufe geeignetzu kontrollieren. Jedoch werden gemäß einer Erscheinungsform derErfindung zum Verringern der Auswirkungen eines vorgegebenen Wertsder Rauschleistung in den ersten M Stufen eines ADW die Ladeverstärker indiesen ersten M Stufen mit größeren Versorgungsspannungenals die in den letzten N-M Stufen versehen, so dass ihre Ladespannungeneinen größeren Bereichaufweisen.
    [0054] Diethermische Rauschleistung einer Stufe ist eine Funktion der Abtastkapazität der Stufe,und sie hängtvon der Spannung ab, mit der sie geladen wird, so dass durch Erhöhen desBereichs der Ladespannung einer Stufe die thermische Rauschleistung nichtverringert wird, wie sie in der Abtastkapazität der Stufe erzeugt wird. Jedochverringert ein Erhöhen desBereichs der Ladespannung in jeder Stufe die Auswirkungen einesvorgegebenen Werts der thermischen Rauschleistung auf den Ausgangsdatenwert dernächstenStufe, wenn das thermische Rauschen einen kleineren Prozentsatzdes Restsignals bildet, das als Eingangssignal an die nächste Stufegeliefert wird.
    [0055] Diemaximale Source-Drain-Spannung, für die ein Transistor bemessenist, ist eine Funktion seiner Kanallänge, und da die ersten M Stufenmit erhöhtenVersorgungsspannungen arbeiten, verwenden sie Transistoren mit größeren minimalenKanallängenals denen von Transistoren in den letzten N-M Stufen. Jedoch sindder Gesamtwert der durch die ersten M Stufen belegten IC-Chipfläche unddie in ihnen umgesetzte Energie kleiner als es erforderlich wäre, wenndie ersten M Stufen dieselben niedrigen Versorgungsspannungen undTransistoren mit kleinerer Kanallänge als in den letzten N-M Stufenverwenden würden,da in diesen Stufen mehr Transistoren und größere Kondensatoren erforderlichwären, umeinen ähnlichenDynamikbereich zu erzielen. Die Ladeverstärker in den letzten N-M Stufenarbeiten bei einer niedrigeren Versorgungsspannung, da die thermischeRauschleistung dieser Stufen eine kleinere Auswirkung auf den Digitalisierungsfehlerhat, so dass es bevorzugt ist, Transistoren mit kleinerer Kanallänge zu verwenden,die bei niedrigerer Versorgungsspannung arbeiten, um die Schaltungsfläche derStufe und den Energieverbrauch zu minimieren.
    [0056] ZumBeispiel könnenmit CMOS-Transistoren der 0,35-μm-Technologie(d. h. mit Transistoren mit Kanallängen von minimal 0,35 μm) die Eingangsverstärker derersten M Stufen bilden, während CMOS-Transistorender 18-μm-Technologiedie Eingangsverstärkerder letzten N-M Stufen bilden können.Wie es in der 5 dargestelltist, werden die Stufen 22(1) bis 2(M) durch eine VersorgungsspannungVDD1 betrieben, die geeigneterweise 3,3 Volt beträgt, wennin diesen Stufen Transistoren gemäß der 0,35-μm-Technologie verwendet werden.Die Stufen 22(M+1) bis 22(N) werden durch eine andere VersorgungsspannungVDD2 betrieben, die geeigneterweise 1,8 Volt beträgt, wennin diesen Stufen Transistoren gemäß der 0,18-μm-Technologie verwendet werden.Die Verstärkungdes Eingangsverstärkers 25der Stufe M+1 wird geeigneterweise auf einen Wert eingestellt, derkleiner als die Verstärkung2B der Eingangsverstärker der anderen Stufen ist,wodurch die Änderungder Versorgungsspannung zwischen den Stufen 22(M) und 22(M+1) bedingtist.
    [0057] Während einCMOS-IC zum Realisieren eines Pipeline-ADW gemäß der Erfindung zwei verschiedeneVersorgungsspannungen und zwei verschiedene Technologien für die Größen der CMOS-Transistorenbenötigt,erlauben dies aktuell viele CMOS-Herstellprozesse. Zum Beispielerlauben es IC-Herstellprozesse zum Realisieren von CMOS-Transistor-ICsentweder gemäß der 0,13- oderder 0,18-μm-Technologie,typischerweise, dass dieselben ICs z. B. in ihren I/O-Schaltungenauch CMOS-Transistoren gemäß der 0,35-μm-Technologieenthalten. I/O-Schaltungen könneneine höhere Versorgungsspannungals andere Schaltungen innerhalb eines IC benötigen, so dass sie durch höhere Spannungssignalemit externen Schaltungen kommunizieren können. Da viele ICs bereitszwei CMOS-Technologien beinhalten und zwei Versorgungsspannungenbenötigen,kann die Erfindung realisiert werden, ohne dass an den aktuell verfügbaren IC-Herstellprozessenwesentliche Modifizierungen erforderlich wären, und ohne dass die Anzahl verschiedenerVersorgungsspannungen zu erhöhen wäre, diederartige ICs bereits benötigen.
    [0058] DerFachmann erkennt, dass neben der beschriebenen Ausführungsformviele alternative Ausführungsformender Erfindung möglichsind. Zum Beispiel sind die Gesamtzahl N der Pipelinestufen unddie Anzahl M derjenigen Pipelinestufen, die Transistoren mit größeren Abmessungenverwenden, Gegenstand der Designwahl. Während beim oben beschriebenenPipeline-ADW CMOS-Transistoren mit Kanalbreiten von 0,35 μm und 0,13oder 0,18 μmund mit Versorgungsspannungen von 3,3 und 1,2 oder 1,8 Volt verwendetwerden, kann die Erfindung z. B. mit anderen Transistoren als CMOS-Transistorenoder mit Transistoren mit anderen Kombinationen von Kanalbreitenund Versorgungsspannungen realisiert werden. Auch veranschaulichenzwar die 6 und 7 bevorzugte Ausführungsformenvon Architekturen der Pipelinestufe, jedoch sind in der Technikviele Variationen derartiger Architekturen bekannt, und der Fachmannerkennt, dass die Erfindung auch in Verbindung mit derartigen anderenArchitekturen angewandt werden kann.
    权利要求:
    Claims (17)
    [1] Pipeline-ADW zum Wandeln eines analogen Signalsin eine Abfolge digitaler Wörter,die aufeinanderfolgende Werte des analogen Signals repräsentieren,mit einer Folge von Stufen, wobei: – eine erste Stufe der Folgedas analoge Signal als Eingangssignal empfängt; – jede Stufe der Folge, dieauf die erste Stufe folgt, als Eingangssignal ein analoges Restsignalerhält, dasdurch die vorige Stufe der Folge erzeugt wurde; – für jedesdigitale Wort der Folge jede Stufe der Folge eine Abtastspannungproportional zur Spannung ihres Eingangssignals erzeugt, sie einenAusgangsdatenwert liefert, der ungefähr den Wert der erzeugten Abtastspannungrepräsentiert,und sie als Eingangssignal an die nächstfolgende Stufe der Folge, fallseine solche vorliegt, ein analoges Restsignal mit einem Wert proportionalzur Differenz zwischen dem Wert der erzeugten Abtastspannung unddem durch ihren Ausgangsdatenwert repräsentierten angenäherten Wertliefert; und – eineStufe der Folge mit einem ersten Versorgungssignal betrieben wirdund die nächstfolgendeStufe der Folge mit einem zweiten Versorgungssignal einer Spannungbetrieben wird, die wesentlich von der Spannung des ersten Versorgungssignalsverschieden ist.
    [2] Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet,dass alle Stufen der Folge innerhalb desselben integrierten Schaltkreisesrealisiert sind.
    [3] Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet,dass die Spannung des zweiten Versorgungssignals wesentlich niedrigerals die Spannung des ersten Versorgungssignals ist.
    [4] Pipeline-ADW nach Anspruch 3, dadurch gekennzeichnet,dass die Stufen Transistoren mit Kanälen aufweisen, wobei die Kanäle von Transistoren dereinen Stufe wesentlich längerals die Kanäleder Transistoren der nächstfolgendenStufe der Folge sind.
    [5] Pipeline-ADW nach Anspruch 4, dadurch gekennzeichnet,dass die Transistoren der Stufen CMOS(Complementary Metal OxideSemiconductor)-Transistoren sind.
    [6] Pipeline-ADW nach Anspruch 3, dadurch gekennzeichnet,dass – dieeine Stufe einen ersten Verstärkermit Transistoren enthält,der durch das erste Versorgungssignal betrieben wird, um das Eingangssignalder einen Stufe zu verstärken,um die zugehörigeAbtastspannung zu erzeugen; und – die nächstfolgende Stufe der Pipelineeinen zweiten Verstärkermit Transistoren aufweist, der durch das zweite Versorgungssignalbetrieben wird, um das Eingangssignal der zweiten Stufe zu verstärken, um diezugehörigeAbtastspannung zu erzeugen.
    [7] Pipeline-ADW nach Anspruch 6, dadurch gekennzeichnet,dass die Kanäleder Transistoren des ersten Verstärkers wesentlich länger alsdie Kanäle derTransistoren des zweiten Verstärkerssind.
    [8] Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet,dass – jedeStufe der Folge einen Verstärkermit Transistoren zum Verstärkendes Eingangssignals dieser Stufe aufweist, um die Abtastspannungdieser Stufe zu erzeugen; und – wobei ein in mindestens einerder Stufen enthaltener Verstärkermehr Transistoren als ein Verstärker enthält, derin einer nächstfolgendenStufe der Folge enthalten ist.
    [9] Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet,dass – jedeStufe der Folge einen Verstärkermit Transistoren zum Verstärkendes Eingangssignals dieser Stufe aufweist, um die Abtastspannungdieser Stufe zu erzeugen; und – ein in mindestens einer derStufen enthaltener VerstärkerTransistoren mit Kanalbreiten enthält, die größer als die von Transistoreneines Verstärkersin einer nächstfolgendenStufe der Folge sind.
    [10] Pipeline-ADW nach Anspruch 1, dadurch gekennzeichnet,dass – jedeStufe der Folge vor der letzten Stufe eine Abtastkapazität zum Speichernder Abtastspannung dieser Stufe enthält; und – die mindestenseine der Stufen der Folge enthaltene Abtastkapazität wesentlichgrößer alsdie einer folgenden Stufe der Folge ist.
    [11] Pipeline-ADW nach Anspruch 4, dadurch gekennzeichnet,dass – dieeine Stufe einen ersten Verstärkermit Transistoren enthält,der durch eine erste Versorgungsspannung betrieben wird, um dasEingangssignal der ersten Stufe zu verstärken, um die Abtastspannungder einen Stufe zu erzeugen; – die nächstfolgende Stufe einen zweitenVerstärker mitTransistoren enthält,der durch eine zweite Versorgungsspannung betrieben wird, um dasEingangssignal der zweiten Stufe zu verstärken, um die Abtastspannungder nächstfolgendenStufe zu erzeugen; und – Kanäle der Transistorendes ersten Verstärkerswesentlich längerals Kanäleder Transistoren des zweiten Verstärkers sind.
    [12] Pipeline-ADW nach Anspruch 11, dadurch gekennzeichnet,dass – jedeStufe der Folge, die ein Restsignal erzeugt, eine Abtastkapazität zum Speichernder Abtastspannung dieser Stufe enthält; und – die inmindestens einer der Stufen der Folge enthaltene Abtastkapazität wesentlichgrößer alsdie Abtastkapazitätist, die in einer nächstenStufe der Folge enthalten ist.
    [13] Pipeline-ADW nach Anspruch 12, dadurch gekennzeichnet,dass alle Stufen der Folge im selben integrierten Schaltkreis realisiertsind.
    [14] Pipeline-ADW zum Wandeln eines analogen Signalsin eine Folge digitaler Wörter,die aufeinanderfolgende Werte des analogen Signals repräsentieren,mit: – einerFolge von ADW-Stufen, wobei eine erste ADW-Stufe der Folge das analogeSignal als Eingangssignal empfängt,jede auf die erste ADW-Stufe folgende ADW-Stufe der Folge als Eingangssignal einanaloges Restsignal empfängt,wie es von einer vorangehenden ADW-Stufe der Folge erzeugt wird, undwobei jede Stufe Folgendes aufweist: – einen Verstärker zumVerstärkenseines Eingangssignals, um ein verstärktes Eingangssignal zu erzeugen; – eine Abtast/Halte-Schaltung,die fürjedes digitale Wort der Folge eine entsprechende Abtastspannung proportionalzum Wert des verstärktenEingangssignals speichert; – eine ADW-Schaltung, die für jedesdigitale Wort der Folge einen Ausgangsdatenwert liefert, der einenTeil des digitalen Worts bildet und einen ungefähren Wert für die diesem Wort entsprechendeAbtastspannung repräsentiert;und – eineRestschaltung zum Liefern eines Ausgangsrestsignals, das die Differenzzwischen dem Wert jeder durch die Abtast/Halte-Schaltung gespeicherten Abtastspannungund dem durch den Ausgangsdatenwert der ADW-Schaltung repräsentiertenun gefährenWert repräsentiert; – wobeider Verstärkermindestens einer Stufe der Folge bei einer ersten Versorgungsspannungarbeitet und der Verstärkermindestens einer anderen Stufe der Folge bei einer zweiten Versorgungsspannung arbeitet,die wesentliche niedriger als die erste Versorgungsspannung ist.
    [15] Pipeline-ADW nach Anspruch 14, dadurch gekennzeichnet,dass alle Stufen der Folge innerhalb desselben integrierten Schaltkreisesrealisiert sind.
    [16] Pipeline-ADW nach Anspruch 14, dadurch gekennzeichnet,dass der Verstärkerin jeder Stufe Transistoren mit Kanälen enthält, wobei die Kanäle der Transistorendes Verstärkersder mindestens einen Stufe wesentlich länger als die Kanäle der Transistorender mindestens einen anderen Stufe sind.
    [17] Pipeline-ADW nach Anspruch 14, dadurch gekennzeichnet,dass – dieAbtast/Halte-Schaltung jeder Stufe eine Abtastkapazität zum Speichernihrer Verstärkerenthält;und – diein der Abtast/Halte-Schaltung mindestens einer der Stufen der Folgeenthaltene Abtastkapazitätwesentlich größer alsdie in der Abtast/Halte-Schaltung einer Folgestufe der Folge enthalteneAbtastkapazitätist.
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    DE102004005081B4|2007-09-06|
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-01-13| OP8| Request for examination as to paragraph 44 patent law|
    2008-03-06| 8364| No opposition during term of opposition|
    优先权:
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